仓库描述

本仓库用于开源共享本人于第九届龙芯杯的参赛作品，包括处理器设计与决赛代码。

下文为原始README，在此不做修改。

仓库模板结构

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├── asm               汇编测试程序目录。
│　　├── Makefile       编译汇编程序的 Makefile。
│　　└── user-sample.s      示例汇编程序。
│
├── run_vivado         Vivado 工程运行相关文件。
│　　├── constraints      引脚约束文件。
│　　├── simulation      仿真资源目录。
│　　├── create_project.tcl  Vivado 工程创建脚本。
│　　└── bit.tcl       生成比特流脚本。
│
├── src              源码目录。
│　　├── mycpu       CPU 源码及 Xilinx IP。
│　　│　　├── *.v       工程模板文件，包含 CPU 顶层及相关模块。
│　　│　　└── xilinx_ip     工程调用的 Xilinx IP，每个 IP 独立文件夹。
│　　│
│　　└── vivado_cannot     非 Vivado 可直接综合语言源码及编译说明。
│
├── .gitlab-ci.yml      CI/CD 配置文件（禁止修改）。
└── design.pdf       CPU 设计报告。

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注意事项

1. 作品提交声明
   　　- 在FPGA实验平台只允许绑定此仓库以标记commit作为有效成绩，未按此规定的标记的commit记为无效提交，其决赛性能成绩取初赛性能成绩。
   　　- 作为有效标记的commit需包含设计文档。
2. main分支是受保护的模板分支，请基于main分支建立自己的分支，进行设计文件的添加；如果main分支有变动，请使用rebase进行同步。
3. 禁止修改 .gitlab-ci.yml 与 tcl 脚本。请严格按照脚本要求放置文件，否则可能导致无法生成工程与产物。
4. Xilinx IP 使用规范
   　　- 若调用了 Xilinx IP（例如 Block RAM IP），需将定制文件 *.xci（或 *.xcix）放置于 src/mycpu/xilinx_ip/ 目录下。
   　　- 每个 IP 独立文件夹存放，且文件夹中仅包含 .xci 或 .xcix 文件，不得包含综合生成的文件。
5. 非 Vivado 支持语言
   　　- 若使用 Vivado 无法直接综合的硬件描述语言（如 Scala、Chisel），需提供：
   　　　　- 完整源码
   　　　　- 编译说明
6. 参考与借鉴声明
   　　- 若 CPU 设计中参考了任何资料（如教材），需在文档中明确声明。